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1553B總線控制器-1M
OBT1553B-1M-IP核是依據(jù)1553B總線協(xié)議(1553A/BNotice2協(xié)議)和參考DDC-ACE系列芯片（主要是61580） 設(shè)計的IP核。OBT1553B-1M-IP核主要包括通信協(xié)議模塊A、通信協(xié)議模塊B、主機信號接口模塊、配置寄存器管理模塊、存儲器管理模塊、時鐘管理模塊和主控制器模塊。
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產(chǎn)品描述 |
1553通信協(xié)議模塊部分用差分曼徹斯特編碼實現(xiàn)時分命令響應(yīng)式串行通訊，主要包括A、B通道編碼器和解碼器；主機信號接口模塊實現(xiàn)OBT1553B-1M-IP核與處理器(CPU/DSP/MCU)的接口信號處理；配置寄存器模塊主要實現(xiàn)對OBT1553B-1M-IP核的模式、功能和狀態(tài)等的配置；存儲器管理模塊為處理器和OBT1553B-1M-IP核之間交互數(shù)據(jù)的管理方式，主要為4K*16BIT的雙口RAM； 時鐘管理與主控制模塊實現(xiàn)對輸入時鐘的管理和對OBT1553B-1M-IP核的基本通訊功能的實現(xiàn)與控制，是該IP核的中心控制單元能配置成BC、RT、BM三種類型的控制器。
OBT1553B-1M-IP核主要應(yīng)用在航空、航天測控網(wǎng)絡(luò)、工業(yè)控制等技術(shù)領(lǐng)域。
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產(chǎn)品特性 |
1.主要特征
?通過硬件邏輯方式完全實現(xiàn)MIL-STD-1553B標準(國軍標GJB289A-97標準);
?操作方式、寄存器設(shè)置以及存儲器布局等方面同BU-61580兼容；
?支持的通訊類型包括：
uBC → RT；
uRT → BC；
uRT → RT；
uBroadcast；
uMode code；
?能被配置為BC、RT、BM三種類型的控制器；
?帶4K*16Bit 的集成DPRAM，根據(jù)需要可進行集成DPRAM的裁減；
?與主機接口模式為同步的AMBA APB2.0信號或通用的異步接口信號；
?外部接口支持通用的1553B總線收發(fā)器：HI1567、HI1573等
?帶A、B雙冗余通道；
?BC性能：
u支持A/B區(qū)域；
u具有自動重發(fā)功能；
u可編程的消息間隔時間；
u幀自動重復(fù)發(fā)送；
u可編程的超時響應(yīng)時間；
?RT性能：
u可編程的RT地址，子地址；
u支持單緩沖存儲器管理方式；
u支持循環(huán)緩沖存儲器管理方式；
u支持雙緩沖存儲器管理方式；
u可編程的非法命令表；
u可編程的方式代碼中斷表；
u可編程的子地址忙表；
?BM性能：
u能夠?qū)崟r偵聽總線上的數(shù)據(jù)流，可以將所有的數(shù)據(jù)流記錄下來，也可以有選擇地進行數(shù)據(jù)監(jiān)聽；
u支持命令堆棧半滿、全滿溢出；
u支持數(shù)據(jù)堆棧半滿、全滿溢出；
u命令堆棧與數(shù)據(jù)堆棧獨立；
u對每條消息有相應(yīng)的屬性標志；
2. 結(jié)構(gòu)框圖
圖1-1 OBT1553B-1M-IP核結(jié)構(gòu)構(gòu)圖
3. 資源利用情況
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Altera Cyclone III: LE: 5,152 Memory bits: 65,536 |
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Xilinx Virtex2: Slices: 2,521 LUTs: 3,566 Memory bits : 65,536 (Block RAMs: 4) Flip-Flops :2,180 |
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Xilinx Virtex5: Slices : 1347 LUTs : 3,161 Memory bits : 65,536(Block RAMs: 4) Flip-Flops :2,218 |
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Actel ProASIC3: D-flip-flops(CORE) : 10,328 Memory bits : 65,536(4608-Bit Block: 22) |
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產(chǎn)品列表 |
| # | 產(chǎn)品型號 | 產(chǎn)品描述 | 備注 |
| 1 | OBTIP-1553B-F | ASIC版本固核（ASIC網(wǎng)表） | |
| 2 | OBTIP-1553B-V | FPGA版本固核（FPGA網(wǎng)表） | |
| 3 | OBTIP-1553B-S | 軟核（RTL源碼） |
4Mb 8Mb 16Mb 32Mb
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